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標題: Verilog HDL實現數值比較器 [打印本頁]
作者: FuckHEU    時間: 2018-5-25 20:41
標題: Verilog HDL實現數值比較器
兩位無符號二進制數比較器
module Verilog(Y,A,B);
input [1:0] A ;
wire [1:0] A ;
input [1:0] B ;
wire [1:0] B ;
output [2:0] Y ;
reg [2:0] Y ;
always @ (A or B)
    begin
     if(A>B)
          Y=3'b001;
     else if (A==B)
          Y=3'b010;
     else
          Y=3'b100;
    end
endmodule
作者: zzpsdyp    時間: 2019-12-12 08:33
這位兄弟牛逼





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