總體設計
數字電子鐘一般由振蕩器、分頻器、計數器、譯碼器、顯示器等幾部分組成。采用的555定時器構成的多諧振蕩器來產生秒信號。“秒”、“分”計數器為六十進制計數器，小時為二十四進制計數器。仿真軟件中選擇合適的顯示器件，由于走時不準確而造成顯示的時間快或慢，就要對表進行校準。這一功能利用手動單脈沖或連續脈沖對其進行校準。由電源電路提供穩定的+5V電壓。
（2）數字電子鐘設計框圖
三、詳細設計
（1）1Hz標準脈沖發生器：
1Hz標準脈沖發生器是數字鐘的核心部分，它的精度和穩定度決定了數字鐘的質量。采用的555定時器構成的多諧振蕩器來產生秒信號。取參數R 3 =10K,R4 =10K,C3=47μF 。f=1/[ln2(R3+2R4)C3]≈1Hz,即產生1Hz的脈沖信號。而單個周期為T=（R3+2*R4）*C3*ln2=1s。
計數器由時分秒組成，分秒為60進制計數器，計數范圍為00~59。時為24進制計數器，計數范圍為00~23。
設計的60和24進制加法計數器都大于一個74LS160的計數范圍，所以需要級聯。當且僅當秒的個位計數到10的瞬間，即輸出為1010時，向本位發送一個清零信號，并同時向十位發送一個進位脈沖。但是74LS160的清零方式為異步清零，所以必須要把脈沖調整到一個較低的周期，才會產生有效地清零和進位信號。為了使清零和進位同步進行，在清零的輸出端需要引出一根線，加上與門引入下一級計數器的輸入端。這種可以實現多重清零的方式。
分、秒都是60進制（00~59），所以它們的電路都是一樣的，采用2片74LS160和與非門實現，該芯片為十進制加法器，D四個引腳全部接地，表示從0開始計數。邏輯門組是實現的關鍵，當記滿59時，再來一個脈沖就清零變為00，接著再重新開始計數。
秒計數器：
分計數器：
用的2片74LS160芯片以及與非門實現24進制(00~23)。時計數器的十位是二進制，個位是十進制，同時和與非門相連，實現滿24時清零。
時計數器：
DCD-HEX數碼管4條引腳從左到右對應BCD碼位的左高右低。在Multisim仿真當中其內部自帶譯碼功能，無需設計譯碼電路，可直接連接計數器顯示時間。
（4）校時電路
由于走時不準確而造成顯示的時間快或慢，就要對表進行校準。由于CLK連續脈沖（1H Z ）只能送給秒計數器個位芯片的CLK端，且在校準時，僅需校準脈沖，而秒脈沖無效。因此設計門電路滿足此功能。
當A為0正常計數，當A為1時采用校對脈沖輸入。但為了滿足校對時不產生進位的需求，在進位端同樣設計一開關，由A控制。當A為0時，開關閉合。計數器正常計數和進位，而A為1時，校對脈沖輸入，開關斷開，不再產生進位。
四、組裝電路并調試
按照原理框圖對數字時鐘各部件進行組裝連接，調試。圖見尾頁
五、元件明細表
序號 | 名稱 | 數量 |
1 | 74LS160 | 6 |
2 | LM555 | 1 |
3 | DCD_HEX數碼顯示器 | 6 |
4 | 與非門 | 12 |
5 | 非門 | 3 |
6 | 與門 | 2 |
7 | 0，1控制開關 | 3 |
8 | 10KΩ電阻 | 2 |
9 | 47μF電容 | 1 |
10 | 0.01μF電容 | 1 |
11 | 5V電源 | 3 |
12 | CLK脈沖信號 | 1 |
13 | 開關 | 2 |
六、心得體會
這學期一開學就待在家里線上教學，雖然不能走出去，但通過線上老師辛苦的教學，讓我在家也不會耽誤學習進度。這次設計自己感覺最大的收獲是更好的認識了這門學科以及自己所學的專業。之前一直有疑惑，自己學這個能干什么？感覺自己所學的跟日常所見是不一樣的。但是這次設計的成功完成，讓我看到了另一番不同的天地。極大提升了自己的學習興趣。這次設計也加強了我對multisim仿真軟件的運用，相信對我以后的學習有很大幫助，這次課設也進一步鞏固了課上學習的各種知識。
當然突然拿到這個項目還是比較迷茫的，無從下手。所以我花了些時間去分析題目，設計原理圖，了解基本運行原理來論證和改進。基本方案確定后，再去查資料，通過Multisim仿真、請教同學來重新改進。雖然實際運行中出現了很多問題，換了不少設計，有時無法找出錯誤就換元器件重新接線。有些在理論上可行的電路在調試中未必正確，這就需要耐心、仔細分析和解決問題，不斷嘗試才能得出正確的答案。最后完成了項目并驗證，把理論和實際緊密的聯系在了一起。
附錄：總體電路連接圖
全部資料51hei下載地址：
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手繪電路圖清晰.7z
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