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標題: Quartus Verilog HDL/FPGA 驅(qū)動4位動態(tài)數(shù)碼管演示4位16進制累加 (每隔1秒加1) [打印本頁]
作者: npn    時間: 2022-1-16 09:27
標題: Quartus Verilog HDL/FPGA 驅(qū)動4位動態(tài)數(shù)碼管演示4位16進制累加 (每隔1秒加1)

  1. module main(
  2.         input clk,                                                        //50Mhz 時鐘輸入
  3.         output reg [7:0] seg_code,                //數(shù)碼管段碼 8位        A~DP
  4.         output reg [3:0] bit_code                //數(shù)碼管位碼 4位 ~1:千位 ~2:百位        ~4:十位 ~8:個位
  5. );

  7. function [7:0] display;                        //16進制數(shù)碼管段碼查詢
  8.         input [3:0] hex;
  9.         begin
  10.         case(hex)
  11.                 4'h0:display = 8'h3F;
  12.                 4'h1:display = 8'h06;
  13.                 4'h2:display = 8'h5B;
  14.                 4'h3:display = 8'h4F;
  15.                 4'h4:display = 8'h66;
  16.                 4'h5:display = 8'h6D;
  17.                 4'h6:display = 8'h7D;
  18.                 4'h7:display = 8'h07;
  19.                 4'h8:display = 8'h7F;
  20.                 4'h9:display = 8'h6F;
  21.                 4'hA:display = 8'h77;
  22.                 4'hB:display = 8'h7C;
  23.                 4'hC:display = 8'h39;
  24.                 4'hD:display = 8'h5E;
  25.                 4'hE:display = 8'h79;
  26.                 4'hF:display = 8'h71;       
  27.         endcase
  28.         end
  29. endfunction

  31. reg [15:0] hex = 0;                //數(shù)碼管通過16進制顯示出此寄存器的值
  32. reg [15:0] i = 0;
  33. reg [1:0] j = 0;
  34. reg [31:0] k = 0;
  35. always @(posedge clk) begin                //CLK上升沿觸發(fā)
  36.         //數(shù)碼管動態(tài)掃描 (FPGA的段碼和位碼可以并行發(fā)送 所以不需要消影)
  37.         i = i + 1'd1;
  38.         if(i == 16'd50000) begin                //50000個時鐘即為1ms
  39.                 i = 0;
  40.                         j <= j + 1'd1;
  41.                         //共陰或共陽 如果顯示不正確 可將 seg_code 或 bit_code 前的 ~號去除 并檢查A~DP的Pin是否設置顛倒
  42.                         case(j)
  43.                                 2'd0:seg_code <= ~display(hex[15:12]);
  44.                                 2'd1:seg_code <= ~display(hex[11:8]);
  45.                                 2'd2:seg_code <= ~display(hex[7:4]);
  46.                                 2'd3:seg_code <= ~display(hex[3:0]);
  47.                         endcase
  48.                         bit_code <= ~(1'd1 << j);
  49.         end
  50.         //16進制累加 1秒+1
  51.         k = k + 1'd1;
  52.         if(k == 50000000) begin
  53.                 k = 1'd0;
  54.                 hex <= hex + 1'd1;
  55.         end
  56. end


  59. endmodule

復制代碼
作者: 0x00000000    時間: 2022-2-16 08:44
學習樓主的實例，請教一下樓主，Verilog HDL該如何系統(tǒng)的學習呢？總是學不會
作者: npn    時間: 2022-2-16 12:38
0x00000000 發(fā)表于 2022-2-16 08:44
學習樓主的實例，請教一下樓主，Verilog HDL該如何系統(tǒng)的學習呢？總是學不會

沒學過單片機、數(shù)電的先學這些。
想實現(xiàn)什么功能，按照程序邏輯進行移植。
網(wǎng)上買幾本書，里面有語法和配置方法。



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