標題: PCIE項目中AXI4 IP核例化詳解 [打印本頁]
作者: 明德揚FPGA 時間: 2023-9-14 13:54
標題: PCIE項目中AXI4 IP核例化詳解
本工程實現PCIE的8通道速率2.2GBps通信，并驗證數據的正確性。
本工程里已經把PCIE部分做成一個封裝的模塊，對外提供的是fifo_wr(數據發送fifo)接口和fufi_rd(數據接收的fifo接口)，用戶只要操作fifo接口，無需關心PCIE的內部驅動。為了便于讀者更加明白，可以深入了解PCIE，我們將會制作一個PCIE的連載系列。
今天，首先說一下自定義AXI4的IP核，至于AXI4和PCIE之間有什么聯系，敬請關注我們的連載系列文章。
在本篇文章中暫時先不講解AXI4協議，先來分享例化AXI4的自定義IP核詳細步驟。
一、 新建工程
為了節省篇幅，新建工程部分就不詳細講解，以下為我們新建好的工程：
二、 創建自定義IP
點擊"Tools"菜單下的"Create and Package New IP"，如下圖所示：
按照指引，點擊"next"：
選擇AXI4的IP核：
輸入IP核的名稱：
創建和使用AXI4的IP核
三、 生成BD文件
創建AXI4完畢之后系統會自動生成一個bd文件:
四、 修改IP
五、 修改需求
在修改IP核之后系統會自定的給我們打開另一個工程，我修改為我們自己的需求，打開的工程如下所示：
修改自己的邏輯，添加自己的邏輯端口
六、 封裝IP
七、 驗證IP
八、 編譯程
九、 調用自定義IP
以上就是我們自行定義IP和調用IP的全過程，對此操作有不懂的朋友可以在下方留言與我進行交流，當
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