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標題: FPGA求助帖:使用PLL結合計數器實現分頻 [打印本頁]

作者: 情彀 時間: 2024-1-12 21:44
標題: FPGA求助帖:使用PLL結合計數器實現分頻
我本來打算使用PLL和計數器實現一個128khz的時鐘分頻，具體的做法是先用PLL實現64mhz的倍頻，然后通過計數器，每計數到499，輸出一個使能信號clk_out,隨即拉低，計數器計數到500清零，進行下一次循環，通過這樣的方式實現128khz的分頻。這是我編寫的代碼：
module S_CLK(
CLK,
Reset_n,
clk_out
);

input CLK;
input Reset_n;
output reg clk_out;

wire locked;

wire clk_64M;
   PLL PLL(
      .clk_out1(clk_64M),
      .resetn(Reset_n),
      .locked(locked),
      .clk_in1(CLK)
);

reg [8:0]counter;
always @(posedge clk_64M or negedge Reset_n)
if(!Reset_n)
      clk_out<=0;
else if(counter==499)
      clk_out<=1;
else if(counter==500) begin
      counter<=0;
      clk_out<=0;
end
else
      counter<=counter+1'b1;

endmodule

這是測試文件代碼：
`timescale 1ns / 1ns
module S_CLK_tb();
reg CLK;
reg Reset_n;
wire clk_out;

S_CLK S_CLK_inst0(
      .CLK(CLK),
      .Reset_n(Reset_n),
      .clk_out(clk_out)
);

initial CLK=1;
always #10 CLK = ~CLK;

initial begin
CLK=0;
Reset_n=0;
#100;
Reset_n=1;
#200000;
end

endmodule

這是跑出來的圖：[attach]323985[/attach]
因為是剛開始接觸FPGA，所以檢查不出來具體是哪里出了問題，還請各位能幫我看看，給我解答一下我的代碼哪里出了問題，萬分感謝！

屏幕截圖 2024-01-12 214235.png (12.54 KB, 下載次數: 49)

仿真圖

作者: npn 時間: 2024-1-13 18:24
FPGA的PLL是一個硬件IP核，不是所有的FPGA都有PLL，不同品牌型號的用法可能有不同。

作者: Hephaestus 時間: 2024-1-13 19:29

npn 發表于 2024-1-13 18:24
FPGA的PLL是一個硬件IP核，不是所有的FPGA都有PLL，不同品牌型號的用法可能有不同。

他也沒用PLL來編程啊？

作者: cnfloatleaf 時間: 2024-1-14 00:41
我也在學習FPGA，看了一下，counter在499時也應該+1
reg [8:0]counter;
always @(posedge clk_64M or negedge Reset_n)
if(!Reset_n)
      clk_out<=0;

      counter <= 9'h000; // 清零

else if(counter==499)
begin

      clk_out<=1;
      counter <= counter + 9'h001; // 增加的+1

else if(counter==500) begin
      counter<=0;
      clk_out<=0;
end
else
      counter<=counter+1'b1;

作者: cnfloatleaf 時間: 2024-1-14 00:48
如果將64M用500分頻，不如計數到249使信號反轉，實現500分頻，這樣信號占空比是50%（除非有要求是其它占空比）。
注意，不能計數到250，因為0~250等于計數值是251，多計數了1次。前面程序也是，不應該計數到500，到499就要停止了。

歡迎光臨 (http://m.zg4o1577.cn/bbs/)

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