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標題:
# Error loading design（Modelsim)
[打印本頁]
作者:
xiaopin
時間:
2015-7-20 02:13
標題:
# Error loading design（Modelsim)
用Modelsim仿真，編譯都通過了，然后選擇仿真時蹦出個這個錯誤。
找不到原因，開始發(fā)現(xiàn)端口寫的時候出了些問題（編譯沒發(fā)現(xiàn)），但改了之后還是繼續(xù)有這個問題。
哈哈哈哈哈，我解決了，解決了，確實還是端口出現(xiàn)了問題，改了就OK了
下面是修改后的：
開始講digg用reg定義了，改成wire之后，就OK了，
還有之前犯的是dig(digg),最開始我將兩個的位置寫反了，該寫在括號里面的寫在外面了，這個也是不能弄混淆的。
上面這些錯誤都是Modelsim編譯時所無法發(fā)現(xiàn)的，主要還是寫端口
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