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標題: 提高FPGA系統的工作速度 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 02:20
標題: 提高FPGA系統的工作速度
本帖最后由 51黑黑黑于 2016-2-23 02:22 編輯

同步電路的速度是指同步時鐘的速度。同步時鐘愈快，電路處理數據的時間間隔越短，電路在單位時間處理的數據量就愈大。 1 修改系統結構，或者Verilog代碼 2 通過改變走線方式減少時延 通過給綜合器加適當的約束，將相關的邏輯布線盡量布得靠近一點，減少走線的延時。 3 通過減少組合邏輯或增加觸發器，采用流水線結構減少時延提高工作頻率的本質就是減少寄存器到寄存器的時延，最有效的方法就是避免大的組合邏輯。 先來看一看同步電路中數據傳遞的一個基本模型,如下圖。

圖1

其中，Tco是觸發器時鐘到數據輸出的延時；Tdelay是組合邏輯的延時；Tsetup是觸發器的建立時間。
假設數據已經被時鐘的上升沿打入D觸發器，那么數據到達第一個觸發器的Q端需要的時間為Tco，再經過組合邏輯的延時Tdelay到達第二個觸發器的D端，要想時鐘能在第二個觸發器再次被穩定的鎖入觸發器，則時鐘的延遲不能晚于Tco+Tdelay+Tsetup，由以上分析可知：最小時鐘周期：Tclk=Tco+Tdelay+Tsetup，最快時鐘頻率 F= 1/Tclk。PLD開發軟件也正是通過這個公式來計算系統運行速度Fmax的。
在這個邏輯圖中有個參數：Tpd ,即時鐘的延時參數，如果使用PLD的全局時鐘，Tpd可以為0，如果是普通時鐘，則不為0。因此，如果考慮到時鐘的延時，最小時鐘周期為T=Tco+Tdelay+Tsetup-Tpd。
以上分析的是器件內部的運行速度，如果考慮芯片I/O管腳延時對系統速度的影響，那么還需要加一些修正。
由于Tco、Tsetup是由具體的器件和工藝決定的，我們設計電路時只可以改變Tdelay。所以縮短觸發器間組合邏輯的延時是提高同步電路速度的關鍵。由于一般同步電路都不止一級鎖存（如圖3），而要使電路穩定工作，時鐘周期必須滿足最大延時要求，縮短最長延時路徑，才可提高電路的工作頻率。
如圖2，我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術的基本原理。
　

圖2 分割組合邏輯

　對于圖3的上半部分，它時鐘頻率受制于第二個較大的組合邏輯的延時，通過適當的方法平均分配組合邏輯，可以避免在兩個觸發器之間出現過大的延時，消除速度瓶頸。　

圖3 轉移組合邏輯

PLD開發軟件中也有一些設置，通過修改這些設置，可以提高編譯后系統速度，但這種速度的提高是很有限的，我們只有理解系統速度的基本原理，認真的優化設計方案，才能從根本上提高系統的運行速度。

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