久久久久久久999_99精品久久精品一区二区爱城_成人欧美一区二区三区在线播放_国产精品日本一区二区不卡视频_国产午夜视频_欧美精品在线观看免费

標題: verilog中`timescale的定義與作用 [打印本頁]

作者: 51黑黑黑 時間: 2016-2-23 17:45
標題: verilog中`timescale的定義與作用
`timescale是VerilogHDL 中的一種時間尺度預編譯指令，它用來定義模塊的仿真時的時間單位和時間精度。格式如下：
`timescale  仿真時間單位/時間精度
注意：用于說明仿真時間單位和時間精度的數字只能是1、10、100，不能為其它的數字。而且，時間精度要比時間單位小。最多兩個一樣大。比如：下面定義都是對的：
`timescale 1ns/1ps
`timescale 100ns/100ns
下面的定義是錯的：
`timescale  1ps/1ns

時間精度就是模塊仿真時間和延時的精確程序，比如：定義時間精度為10ns，那么時中所有的延時至多能精確到10ns，而8ns或者18ns是不可能做到的。下面舉個簡單的例子說明一下：
`timescale 100ns / 10ns
module muti_delay( din, dout1 );
input          din;
output       dout1;
wire          din;

reg          dout1;
always       @(din)
#3.14    dout1 = din;
endmodule
我們可以看到，本意是要延時100*3.14=314ns后將din 的值賦給dout1，但是它在310ns 的時候就賦值了，為什么呢？這就是時間精度的問題了。時間精度定義為10ns，因此不能精確到4ns，經過四舍五入后，“#3.14”變成了“#3.1”。當然就是在310ns的時候賦值了！

歡迎光臨 (http://m.zg4o1577.cn/bbs/)