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標(biāo)題: FPGA流水燈代碼—從零開(kāi)始 [打印本頁(yè)]

作者: 電子黑 時(shí)間: 2016-6-29 14:53
標(biāo)題: FPGA流水燈代碼—從零開(kāi)始
測(cè)試一個(gè)簡(jiǎn)單的流水燈代碼，但怎么都仿真不出來(lái)，糾結(jié)半天終于找到問(wèn)題所在，以下總結(jié)：
1.例化子模塊時(shí)信號(hào)不完整，這次是缺少了led使能信號(hào)，傷不起啊；
2.vector wavform file文件仿真時(shí)，應(yīng)該是clk單位（周期）盡量設(shè)置大一些，比如以幾十ps或us為周期，切忌以1ps為周期，會(huì)產(chǎn)生時(shí)鐘約束問(wèn)題，時(shí)鐘約束會(huì)在后續(xù)筆記中介紹；
今天不知怎么的，打字時(shí)光標(biāo)會(huì)自動(dòng)漂移，改天再說(shuō)吧。
推薦Bingo大大的《從零開(kāi)始走進(jìn) FPGA 世界》
問(wèn)題一：如何用verilog語(yǔ)言實(shí)現(xiàn)RSTn接VCC的

解決方法：
在top_module.v中，
把module top_module
(
CLK, RSTn, LED
);中的RSTn去掉，因?yàn)樯蠄D中的RSTn實(shí)際上已經(jīng)不是輸入了，而是模塊內(nèi)部wire
將input RSTn;改為wire RSTn
再添加語(yǔ)句：assign RSTn =1'b1;

作者: 32323232 時(shí)間: 2016-7-3 16:09
直接寫(xiě)他的復(fù)位為1'b1不行嗎

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