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標題: 七段數碼管顯示電路 [打印本頁]
作者: WeTiGY    時間: 2016-11-25 22:43
標題: 七段數碼管顯示電路
本帖最后由 WeTiGY 于 2016-11-25 23:26 編輯

實驗四  七段數碼管顯示電路
一、實驗目的
實現十六進制計數顯示。
二、硬件需求
    EDA/SOPC實驗箱一臺。
三、實驗原理
七段數碼管分共陽極與共陰極兩種。共陽極數碼管其工作特點是，當筆段電極接低電平，公共陽極接高電平時，相應筆段可以發光。共陰極數碼管則與之相反，它是將發光二極管的陰極短接后作為公共陰極，當驅動信號為高電平、公共陰極接低電平時，才能發光。圖2-13為共陽極數碼管和共陰極數碼管的內部結構圖。

圖2-13  共陽極數碼管和共陰極數碼管的內部結構圖
用七段數碼管除了可以顯示0～9的阿拉伯數字外，還可以顯示一些英語字母。下表是常見的字母與7段顯示關系（共陰極數碼管）。
  
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image003.gif        段
  
字母
  
a
b
c
d
e
f
g
A
0
0
0
1
0
0
0
B
1
1
0
0
0
0
0
C
0
1
1
0
0
0
1
D
1
0
0
0
0
1
0
E
0
1
1
0
0
0
0
F
1
0
0
0
1
1
1
H
0
1
1
0
1
1
1
四、實驗內容
file:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.giffile:///C:/Users/ADMINI~1/AppData/Local/Temp/msohtmlclip1/01/clip_image004.gif編寫一個0～F輪換顯示的電路（注意：選用實驗箱中的共陽數碼管DP1A，FPGA上P25引腳連接50MHz時鐘。實驗時為了便于觀察，要將50MHz時鐘經過分頻得到1Hz時鐘）。第一個為分頻模塊：
  1. module divider_module
  2. (
  3.        CLK,f_Out
  4. );

  6.        input CLK;
  7.        output f_Out;
  8.    

  10.        parameter T1s=26'd50_000_000;
  11.        reg [25:0]Count1;
  12.    
  13.       always @ ( posedge CLK )
  14.                  if( Count1 == T1s)
  15.                       Count1 <= 26'd0;
  16.                 else
  17.                       Count1 <= Count1 + 1'b1;
  18.         
  19.        reg rf_Out;        
  20.        always @ ( posedge CLK )
  21.                    if( Count1 >= 26'd0 && Count1 <= 26'd25_000_000)
  22.                         rf_Out <= 1'b0;
  23.                   else
  24.                         rf_Out <= 1'b1;     
  25.       assign f_Out = rf_Out;

  27. endmodule
復制代碼


第二個為數碼管模塊：
  1. module hex_module
  2. (
  3.    f_out,hex
  4. );
  5.    input  f_out;
  6.    output [6:0] hex;
  7.         
  8.    parameter _0=7'b0000001, _1=7'b1111001, _2=7'b0010010, _3=7'b0000011, _4=7'b1001100, _5=7'b0100100,
  9.              _6=7'b0100000, _7=7'b0001111, _8=7'b0000000, _9=7'b0000100,  _A=7'b0001000, _B=7'b1100000,
  10.              _C=7'b0110001, _D=7'b1000010, _E=7'b0110000, _F=7'b0111000;
  11.         
  12.     reg [4:0] i;
  13.     reg [6:0] rhex;
  14.     always@(posedge f_out)
  15.            case(i)
  16.              5'd0 : begin rhex<=_0; i<=i+1'b1; end    //0
  17.              5'd1 : begin rhex<=_1; i<=i+1'b1; end    //1
  18.              5'd2 : begin rhex<=_2; i<=i+1'b1; end    //2
  19.              5'd3 : begin rhex<=_3; i<=i+1'b1; end    //3
  20.              5'd4 : begin rhex<=_4; i<=i+1'b1; end    //4
  21.              5'd5 : begin rhex<=_5; i<=i+1'b1; end    //5
  22.              5'd6 : begin rhex<=_6; i<=i+1'b1; end    //6
  23.              5'd7 : begin rhex<=_7; i<=i+1'b1; end    //7
  24.              5'd8 : begin rhex<=_8; i<=i+1'b1; end    //8
  25.              5'd9 : begin rhex<=_9; i<=i+1'b1; end    //9
  26.              5'd10: begin rhex<=_A; i<=i+1'b1; end    //A
  27.              5'd11: begin rhex<=_B; i<=i+1'b1; end    //B
  28.              5'd12: begin rhex<=_C; i<=i+1'b1; end    //C
  29.              5'd13: begin rhex<=_D; i<=i+1'b1; end    //D
  30.              5'd14: begin rhex<=_E; i<=i+1'b1; end    //E
  31.              5'd15: begin rhex<=_F; i<=i+1'b1; end    //F
  32.                  
  33.            default: begin rhex<=_F; i<=1'b0; end     //F
  34.            endcase
  35.                
  36.    assign hex=rhex;

  38. endmodule
復制代碼


第三個為頂層模塊，即將分頻模塊和數碼管模塊連接一起
  1. module top_module
  2. (
  3.   CLK,hex
  4. );
  5.   input  CLK;
  6.   output [6:0] hex;
  7.   
  8.   wire f_out;
  9.   divider_module u1
  10.   (
  11.     .CLK(CLK),
  12.          .f_out(f_out)
  13.   );
  14.   
  15.   hex_module u2
  16.   (
  17.     .f_out(f_out),
  18.          .hex(hex)
  19.   );
  20.   
  21. endmodule
復制代碼



注：仿真使用20分頻
仿真圖：




作者: 書情    時間: 2018-6-8 12:22
如果是20mhz分頻為1hz 第一段代碼應該怎么修改？？
作者: yutian345    時間: 2024-6-9 21:10
謝謝，剛接觸



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