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標題: 74LS160計數器功能模塊 [打印本頁]

作者: WeTiGY 時間: 2016-11-25 23:00
標題: 74LS160計數器功能模塊
本帖最后由 WeTiGY 于 2016-11-25 23:13 編輯

實驗五 74LS160計數器功能模塊

一、實驗目的

1、學會用HDL語言設計時序電路；

2、用HDL語言設計74LS160計數器功能模塊。

二、硬件需求

EDA/SOPC實驗箱一臺。

三、實驗原理

計數器是最常用的寄存器邏輯電路，從微處理器的地址發生器到頻率計都需要用到計數器。一般計數器可以分為兩類：加法計數器和減法計數器。加法計數器每來一個脈沖計數值加1；減法計數器每來一個脈沖計數值減1。

下面將通過模仿中規模集成電路74LS160的功能，用HDL語言設計一個十進制可預置計數器。74LS160共有一個時鐘輸入端CLK，一個清除輸入端CLR，兩個計數允許信號P和T，4個可預置數據輸入端D、C、B、A，一個置位允許端LOAD，4個計數輸出端QD、QC、QB、QA，一個進位輸出端RC，其工作模式及時序圖如下表和圖2-14所示。

功能	輸入					輸出
操作	CLR	CLK	P	T	LOAD	QD、QC、QB、QA
復位	L	X	X	X	X	L、L、L、L
預置	H	↑	X	X	L	D、C、B、A
計數	H	↑	H	H	H	+1
保持	H	X	L	X	H	QD、QC、QB、QA
保持	H	X	X	L	H	QD、QC、QB、QA

注：進位輸出端RC=Q3&!Q2&!Q1&Q0&T

四、實驗內容

本實驗要完成的任務就是實現中規模集成電路74LS160的功能，觀察其工作時序，并下載到芯片中觀察其實際工作過程。實驗時為了便于觀察，需經分頻得到1Hz時鐘，用撥擋開關的SW1A～SW4A作為計數器的輸入D，按鍵F3和F4作為計數器的控制允許P和T信號，F2作為清除輸入CLR，用按鍵開關模塊的F1作為LOAD信號（注意：由于計數器采用的是1Hz時鐘，而裝載數據是在時鐘信號的上升沿作用下進行，所以要想正確的加載預制數據，F1按鍵必須按住至少1s以上才可以），用七段數碼管模塊中的某一位作為計數器的輸出Q指示，用led8作為計數器的輸出翻轉信號RC指示。

第一個是分頻模塊：

module divider_module
(
CLK,f_Out
);
input CLK;
output f_Out;
parameter T1s=26'd50_000_000;
reg [25:0]Count1;
always @ ( posedge CLK )
if( Count1 == T1s)
Count1 <= 26'd0;
else
Count1 <= Count1 + 1'b1;
reg rf_Out;
always @ ( posedge CLK )
if( Count1 >= 26'd0 && Count1 <= 26'd25_000_000)
rf_Out <= 1'b0;
else
rf_Out <= 1'b1;
assign f_Out = rf_Out;
endmodule

復制代碼

第二個是數碼管模塊：

module hex_module
(
f_Out,hex,Q
);
input f_Out;
input [3:0] Q;
output [6:0] hex;
reg [6:0] rhex;
always@(posedge f_Out)
begin
case(Q)
4'd0 : rhex<=7'b0000001; //0
4'd1 : rhex<=7'b1111001; //1
4'd2 : rhex<=7'b0010010; //2
4'd3 : rhex<=7'b0000011; //3
4'd4 : rhex<=7'b1001100; //4
4'd5 : rhex<=7'b0100100; //5
4'd6 : rhex<=7'b0100000; //6
4'd7 : rhex<=7'b0001111; //7
4'd8 : rhex<=7'b0000000; //8
4'd9 : rhex<=7'b0000100; //9
default: rhex<=7'b0110110; //F
endcase
end
assign hex=rhex;
endmodule

復制代碼

第三個是計數模塊：

module count_module
(
f_Out,RSTn,P,T,LOAD,D,Q,RC
);
input f_Out,RSTn,P,T,LOAD;
input [3:0] D;
output [3:0] Q;
output RC;
reg [3:0] Q;
reg RC;
always@(posedge f_Out or negedge RSTn)
if(!RSTn)
Q<=4'd0;
else if(!LOAD)
Q<=D;
else if(P&T)
begin
if(Q<4'd9)
begin
Q<=Q+1'b1;
RC<=1'b0;
end
else
begin
Q<=4'd0;
RC<=1'b1;
end
end
else
Q<=4'd0;
endmodule

復制代碼

第四個是頂層模塊：

module top_module
(
CLK,RSTn,P,T,LOAD,D,RC,hex
);
input CLK,RSTn,P,T,LOAD;
input [3:0] D;
output [6:0] hex;
output RC;
wire f_out;
divider_module u1
(
.CLK(CLK),
.f_Out(f_Out)
);
wire [3:0] Q;
count_module u2
(
.f_Out(f_Out),
.RSTn(RSTn),
.P(P),
.T(T),
.LOAD(LOAD),
.D(D),
.RC(RC),
.Q(Q)
);
hex_module u3
(
.f_Out(f_Out),
.Q(Q),
.hex(hex)
);
endmodule

復制代碼

注：使用20分頻仿真

仿真圖：

作者: 17509086609 時間: 2019-12-30 01:01
樓主分享個壓縮包啊

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