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本期講解的是高速PCB設計中DDR布線要求及繞等長要求。

數據信號組：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60 Ω。線寬要求參考實施細則。與其他非DDR信號間距至少隔離20 mil。長度匹配按字節通道為單位進行設置，每字節通道內數據信號DQ、數據選通DQS和數據屏蔽信號DM長度差應控制在±25 mil內(非常重要)，不同字節通道的信號長度差應控制在1000 mil內。與相匹配的DM和DQS串聯匹配電阻RS值為0～33 Ω，并聯匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則數據電阻排內不應有其他DDR信號。

地址和命令信號組：保持完整的地和電源平面。特征阻抗控制在50～60 Ω。信號線寬參考具體設計實施細則。信號組與其他非DDR信號間距至少保持在20 mil以上。組內信號應該與DDR時鐘線長度匹配，差距至少控制在25 mil內。串聯匹配電阻RS值為O～33 Ω，并聯匹配電阻RT值應該在25～68 Ω。本組內的信號不要和數據信號組在同一個電阻排內。

控制信號組：控制信號組的信號最少，只有時鐘使能和片選兩種信號。仍需要有一個完整的地平面和電源平面作參考。串聯匹配電阻RS值為0～33 Ω，并聯匹配終端電阻RT值為25～68 Ω。為了防止串擾，本組內信號同樣也不能和數據信號在同一個電阻排內。

走線方式：對于一驅多的DDR走線方式有菊花鏈，星型走線（T型走線），下圖是地址線從CPU芯片一驅2個DDR

下圖是從CPU到兩顆DDR地址走線采用星型拓撲，從芯片到兩顆DDR的地址走線長度一樣。

先確認以下幾點：

1、DDR的線有沒有布完，檢查是否有漏線

2、信號線是否有優化好，間距規則有沒有設并已清完相關DRC

3、DDR布線是否滿足要求，如同組走同層，線寬是否正確

4、繞線時需要注意你所做的部分對周邊布局布線是否造成影響

5、是否明確繞線規則，如幾倍線寬或間距進行繞線與線與線之間的相互約束關系

6、對于中間有串阻的顆粒DDR，明確前后兩端是否有信號線長度限制要求

7、參考平面是否確認，注意等長時不要跨參考平面布線

8、對于DIMM DDR的繞線策略為：先做Address的等長，再往兩邊擴展做data的等長

9、在組內繞線時一定要找出組內最長的信號線，并盡可能縮短，再以其為基準進行繞線

10、繞等長時要確認同組線與線之間的間距要求，高速的DDR要求3W間距

一般推薦這種（繞線的一端不對著自身信號）

以下幾種布線較差不推薦：

以上便是DDR布線要求及繞等長要求，下期預告：高速信號PCB設計知識

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