針對DDR2-800和DDR3的PCB信號完整性設計（共15頁pdf）

ID:282507 · 發表于 2018-2-6 09:42

摘要
本文章主要涉及到對 DDR2和 DDR3在設計印制線路板（PCB）時，考慮信號完整性和電源完整性的設計事項，這些是具有相當大的挑戰性的。文章重點是討論在盡可能少的 PCB 層數，特別是 4層板的情況下的相關技術，其中一些設計方法在以前已經成熟的使用過。
1. 介紹
目前，比較普遍使用中的 DDR2 的速度已經高達 800 Mbps，甚至更高的速度，如 1066 Mbps，而 DDR3的速度已經高達1600 Mbps。對于如此高的速度，從PCB的設計角度來講，要做到嚴格的時序匹配，以滿足波形的完整性，這里有很多的因素需要考慮，所有的這些因素都是會互相影響的，但是，它們之間還是存在一些個性的，它們可以被分類為 PCB疊層、阻抗、互聯拓撲、時延匹配、串擾、電源完整性和時序，目前，有很多 EDA工具可以對它們進行很好的計算和仿真，其中 Cadence ALLEGRO SI-230 和 Ansoft’s HFSS使用的比較多。

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針對DDR2-800和DDR3的PCB信號完整性設計（共15頁pdf）