關(guān)于Verilog 累加器的編寫

ID:986885 · 發(fā)表于 2023-11-8 23:21

本次設(shè)計(jì)的是8位的累加器，使用8位寄存器和8位全加器進(jìn)行設(shè)計(jì)。（畢竟剛開始學(xué)，希望大家見諒）寄存器和全加器的模塊和累加器的模塊編寫已經(jīng)編寫完了。接下來是寫測試代碼，但是測試代碼卻直接卡住了（腦子失憶不知道該咋寫）
自己寫了一個(gè)但是呢，并不能實(shí)現(xiàn)累加的效果。

ID:986885 · 發(fā)表于 2023-11-8 23:23

主要是按道理來說我給他ACCa進(jìn)行賦值，在產(chǎn)生上升沿的過程中應(yīng)該是會(huì)存儲(chǔ)到寄存器中的，然后寄存器的輸出在返回到全加器的b口，然后在進(jìn)行全加器的運(yùn)算從而形成累加，但不知為何波形是沒有的

ID:57657 · 發(fā)表于 2023-11-9 08:41

編譯后使用實(shí)物測試。

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關(guān)于Verilog 累加器的編寫