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前面分享了ADC自身因素帶來的誤差，現在再分享一波由于外部因素導致的ADC采樣誤差。
一、模擬信號源輸入減少帶來的誤差
看一個STM32的ADC轉換器的示意圖：
從圖中可以看到，輸入源與采樣引腳之間存在阻抗RAIN，流入引腳的電壓可能因為阻抗的存在產生一定的壓降，導致最終輸入采樣引腳的電壓變小。
CADC采樣電容通過RADC電阻為其充電，如果RAIN的阻抗選取不合理的話，會導致保持電容充滿電所需要的時間變長。
一般而言，RC的充電的時間常量為：
tc =（RADC+RAIN）× CADC
當采樣時間 < 通過RADC + RAIN將CADC充滿電所需的時間（ts < tc），則ADC轉換的數字值會小于實際值。
二、ADC參考電壓噪聲
我們到知道，ADC輸出的數字量轉換由模擬信號電壓與參考電壓之比，再根據ADC轉換器的位數換算出來的。
因此模擬參考的參考電壓上的任何噪聲都會導致轉換后數字輸出值的變化。
在某些芯片中，VDDA模擬電源會直接用作參考電壓（VREF+），因此VDDA電源的質量會直接影響ADC采樣轉換的誤差。
例如：
當模擬參考電壓為3.3 V（VREF+ = VDDA）且采樣信號輸入為1 V時，轉換后的結果為：
（4095/3.3）× 1 = 1240.9 = 0x4D9
然而，如果模擬的參考電壓有波動時，采樣輸出也會被影響。
假如參考電壓的波動為 40mv時，此時的轉換值為：
（4095/3.34）× 1 = 1226 = 0x4CA（VREF+在峰值處）
由此，兩者的誤差：
誤差 = 0x4D9 – 0x4CA = 15
可見，參考電壓對ADC采樣轉換的影響是很大的，穩定的參考電壓源很必要。
三、采樣信號的最大輸入值與ADC動態范圍匹配不合理
正常情況下，為了可以獲得最高的 ADC 轉換精度，選取的 ADC 動態范圍要與待轉換的信號最大幅度相匹配。
假設待轉換信號在 0 ~ 2.5 V之間變化，最大值不會超過2.5V，并且VREF+ 等于3.3 V。
ADC轉換的最大信號值為 3102 （2.5 V），如下圖：
從上圖中可以看到，有 993 個未被使用的轉換（4095 – 3102 = 993）。這意味著浪費了很多的轉換范圍（簡單而言就是影響了分辨率），轉換
后信號精度下降。
深入分析如下：
（1）如果選取的參考電壓為 3.3V，則分辨率為：
3.3/4095 = 0.806mV
（2）如果選取的參考電壓為 2.6V，則分辨率為：
2.6/4095 = 0.635mV
兩者分辨率之差為：
0.806 - 0.635 = 0.171mV
四、ADC采樣電路的設計問題
正常使用過程中，ADC采樣電路中往往會伴隨高頻/低頻干擾信號，所以設計時一般會增加濾波電路以增加輸入采樣信號的干凈度。
如下示意：
從上圖中可以看到，電阻 RAIN 和 電容 CAIN 組成了RC網絡。這部分器件的取值對輸入信號是有不同的影響的，如果取值不合理，也是可能會導
致ADC轉換的結果不準確的。
五、I/O引腳受外部干擾信號的影響
采樣電路在設計時就要考慮這個IO附近是否存在高頻的信號源存在，如果有高頻信號源存在的話，信號變化也會影響采樣IO，導致ADC轉換結果出現誤差。
常見的案例如下：
（1）內部輸出高速的數字信號，IO信號的高速變化會產生高頻噪聲。比如輸出PWM信號的頻率高達100KHz以上。
（2）高頻信號 IO 與采樣 IO 距離很近或者PCB的走線出現交叉，這種情況會出現串擾。
六、PCB板走線設計問題
PCB走線是非常重要的，并不是簡單的連線接通即可。
如果采樣電路附近會產生較高的電磁輻射，那就有可能將電磁輻射引入采樣，從而產生高頻干擾。
還有一種現象，就是高速信號與GND兩者很近，走線平行，那就很有可能會形成電磁場，從而造成干擾。
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