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選用Altera的CPLD EPM3064ATC100。內(nèi)部64個(gè)宏單元,1250可用邏輯門(mén)，最大可用IO數(shù)為66pin，應(yīng)用GCLK最高頻率為222.2MH。系統(tǒng)使用到的對(duì)應(yīng)管腳信號(hào)及功能見(jiàn)下表： CPLD管腳分配及功能說(shuō)明
| 信號(hào)名稱 | | | | | | | | SDRAM為CE0選通，其它為CE1選通 CE2配合EA[20..22]對(duì)FLASH頁(yè)高地址控制 CE3預(yù)留擴(kuò)展用，可實(shí)現(xiàn)對(duì)更大容量FLASH的兼容。 | | | | EA22用于區(qū)分FLASH和串口，并且配合CE2和EA6選擇FLASH其它存儲(chǔ)空間，以及控制報(bào)警音頻選擇，控制報(bào)警開(kāi)關(guān)量輸出及備用擴(kuò)展輸出。 | | | | | | | | 透?jìng)鞯玫?font face="Times New Roman">EWE#信號(hào) | | | | | | | | | | | 低8bit數(shù)據(jù)位通道開(kāi)關(guān) | 由DSP CE1透?jìng)鞯玫剑?font face="Times New Roman">CE1無(wú)效時(shí)關(guān)斷 | | | | DSP只能尋址1M，其中FLASH與串口各占512k。FLASH最高地址由CPLD配合CE2的高地址寫(xiě)操作選擇。 | | | | | | | | | | | | 由DSP的SDCAS/ARE和SDRAS/AOE邏輯得到 | | | 外部存儲(chǔ)器寫(xiě)允許信號(hào) | 由DSP的SDWE/AWE透?jìng)鞯玫?/div> | | | | 看門(mén)狗芯片復(fù)位輸出信號(hào) | | | | 清看門(mén)狗計(jì)數(shù)器信號(hào) | 由DSP寫(xiě)0x900c xxxx操作或GPIO取反產(chǎn)生清狗信號(hào) | | | | 5V供電電壓低于4V時(shí)出現(xiàn)低電平。參與邏輯生成各芯片復(fù)位信號(hào) | | | | DSP復(fù)位時(shí)間可以單獨(dú)調(diào)整 | | | | | | | | | | | | | | | | | | | | | 發(fā)送給DSP，INTA取反得到,接DSP的GPIO4 | | | | 發(fā)送給DSP，INTB取反得到，接DSP的GPIO5 | | | | | 有源晶振一驅(qū)二，一路到DSP，一路到CPLD GCLK1輸入端 | | | | | | | | | | | | 輸出低電平時(shí)禁止寫(xiě)FLASH，用于程序代碼保護(hù) | | | | 調(diào)試或維護(hù)使用，由DSP的GPIO[7..6]透?jìng)鞯玫?font face="Times New Roman">(LED0為心跳顯示) | | | | | | | | | | | | 輸出到連接板的開(kāi)關(guān)量(OC門(mén))。最大上拉電平為9V，灌電流為500mA | | | | | | | | | | | | |
系統(tǒng)共計(jì)使用23個(gè)輸入腳，25個(gè)輸出腳。報(bào)警聲調(diào)部分可能需要宏單元比較多，時(shí)鐘源為50M時(shí)鐘。可能需要20-30個(gè)宏單元，其他部分需要宏單元較少，總共應(yīng)不超過(guò)55個(gè)宏單元。選擇EPM3064能滿足設(shè)計(jì)需求。 元件數(shù)據(jù)手冊(cè)里沒(méi)有芯片管腳名稱，需到altera下載封裝及引腳信息。
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