JD642時鐘設計

ID:114320 · 發表于 2016-5-10 04:22

　　因為時鐘為高易失效元件，所以對系統能造成致命影響的晶體或晶振用的越少越好，合理的時鐘優化可以很大的提高系統的可靠性。
　　整個系統時鐘需求如下：
　　1)50M晶振為DSP提供系統時鐘，同時為CPLD提供主時鐘。CPLD由此50M時鐘源產生兩路25M時鐘分別送到ICS512(為DSP提供EMIF所需的133M時鐘)和網絡接口芯片LXT971。
　　2)串口擴展芯片16C2550使用11.0592M晶體。
　　3)視頻輸入芯片TVP5150使用14.31818M晶體。
　　4)視頻輸出芯片SAA7105使用27M基頻晶體。

　　因為CPLD距DSP較遠，50M時鐘走線較長，經仿真使用50歐終端并聯匹配，匹配電阻靠近DSP時鐘管腳（時鐘線遠端）輸入端，50M時鐘線使用10mil寬度，P片厚度為8mil（阻抗接近50歐）。（因為遠端信號會比近端好，而DSP對時鐘占空比要求相對CPLD要高，所以把DSP放在遠端，CPLD緊靠近時鐘－－50M晶振在CPLD下方。因為DSP時鐘和CPLD時鐘相位沒有要求，所以布線可以長一些，有終端匹配的話信號會沒有問題的。）

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