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ID:135708 發表于 2016-8-1 17:54 | 只看該作者回帖獎勵

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module shifenpin(clk_out,clk_in);
output clk_out;
input clk_in;
reg [2:0] cnt;
reg clk_out;
always@(posedge clk_in )
   begin
   cnt<=cnt+1;
   if(cnt==4)
   begin
      cnt<=0;
      clk_out<=-clk_out;
   end
   end
endmodule

計數器

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