高速PCB設計丨最全面的 DDR布線知識歸納

ID:156167 · 發表于 2017-10-27 15:10

一.DDR信號功能與網絡名

了解DDR的各個信號功能與網絡名。

與DDR相比，DDR2/3最大差別多了功能OTD與OCD。

重要信號線

1.DQS信號：

DQS 是 DDR SDRAM 中的重要功能，它的功能主要用來在一個時鐘周期內準確的區分出每個傳輸周期，并便于接收方準確接收數據。每一顆芯片都有一個 DQS 信號線，它是雙向的，在寫入時它用來傳送由北橋發來的 DQS 信號，讀取時，則由芯片生成 DQS 向北橋發送。完全可以說，它就是數據的同步信號

2.CLK信號：

DDR SDRAM 對時鐘的精確性有著很高的要求，而 DDR SDRAM 有兩個時鐘，一個是外部的總線時鐘，一個是內部的工作時鐘，在理論上 DDR SDRAM 這兩個時鐘應該是同步的。

二.分組設定

數據組的分組應該以每個字節通道來劃分，DM0、DQS0以及DQ0～DQ7為第1字節通道，DM1、DQS1以及DQ8～DQ15為第2字節通道，以此類推。每個字節通道內有嚴格的長度匹配關系。其他信號走線長度應按照組為單位來進行匹配，每組內信號長度差應該嚴格控制在一定范圍內。不同組的信號間雖然不像組內信號那樣要求嚴格，但不同組長度差同樣也有一定要求；數據信號組的布線優先級是所有信號組中最高的，因為它工作在2倍時鐘頻率下，它的信號完整性要求是最高的。另外，數據信號組是所有這些信號組中占最大部分內存總線位寬的部分，也是最主要的走線長度匹配有要求的信號組。

地址、命令、控制和數據信號組都與時鐘的走線有關。因此，系統中有效的時鐘走線長度應該滿足多種關系。設計者應該建立系統時序的綜合考慮，以確保所有這些關系都能夠被滿足。時鐘信號：以地平面為參考，給整個時鐘回路的走線提供一個完整的地平面，給回路電流提供一個低阻抗的路徑。由于是差分時鐘信號，在走線前應預先設計好線寬線距，計算好差分阻抗，再按照這種約束來進行布線。所有的DDR差分時鐘信號都必須在關鍵平面上走線，盡量避免層到層的轉換。線寬和差分間距需要參考DDR控制器的實施細則，信號線的單線阻抗應控制在50Ω，差分阻抗控制在100Ω。時鐘信號到其他信號應保持在20 mil以上的距離來防止對其他信號的干擾。蛇形走線的間距不應小于20 mil。串聯終端電阻RS值在15～33Ω，可選的并聯終端電阻RT值在25～68 Ω，具體設定的阻值還是應該依據信號完整性仿真的結果。

三.布線要求

數據信號組：以地平面為參考，給信號回路提供完整的地平面。特征阻抗控制在50～60 Ω。線寬要求參考實施細則。與其他非DDR信號間距至少隔離20 mil。長度匹配按字節通道為單位進行設置，每字節通道內數據信號DQ、數據選通DQS和數據屏蔽信號DM長度差應控制在±25 mil內(非常重要)，不同字節通道的信號長度差應控制在1 000 mil內。與相匹配的DM和DQS串聯匹配電阻RS值為0～33 Ω，并聯匹配終端電阻RT值為25～68Ω。如果使用電阻排的方式匹配，則數據電阻排內不應有其他DDR信號。

地址和命令信號組：保持完整的地和電源平面。特征阻抗控制在50～60 Ω。信號線寬參考具體設計實施細則。信號組與其他非DDR信號間距至少保持在20 mil以上。組內信號應該與DDR時鐘線長度匹配，差距至少控制在25 mil內。串聯匹配電阻RS值為O～33 Ω，并聯匹配電阻RT值應該在25～68 Ω。本組內的信號不要和數據信號組在同一個電阻排內。

控制信號組：控制信號組的信號最少，只有時鐘使能和片選兩種信號。仍需要有一個完整的地平面和電源平面作參考。串聯匹配電阻RS值為O～33 Ω，并聯匹配終端電阻RT值為25～68 Ω。為了防止串擾，本組內信號同樣也不能和數據信號在同一個電阻排內。

走線方式：對于一驅幾的DDR走線方式有菊花鏈，星型走線（T型走線）。

上面是地址線從CPU芯片一軀4個DDR，

這個是正反貼得DDR ,采用的是從CPU到兩DDR地址星型走線，從芯片到兩個DDR長度一樣。

四.繞等長要求

先確認以下幾點

1、DDR的線有沒有布完，檢查是否有漏線

2、信號線是否有優化好，間距規則有沒有設并已清完相關DRC

3、DDR布線是否滿足要求，如同組走同層，線寬是否正確

4、繞線時需要注意你所做的部分對周邊布局布線是否造成影響

5、是否明確繞線規則，如幾倍線寬或間距進行繞線與線與線之間的相互約束關系

6、對于中間有串阻的顆粒DDR,明確前后兩端是否有信號線長度限制要求

7、參考平面是否確認，注意等長時不要跨島

8、對于DIMM DDR的繞線策略為：先做ADD的等長，再往兩邊擴展做dtat的等長

9、在組內繞線時一定要找出組內最長的信號線，并盡可能縮短，再以其為基準進行繞線

10.繞等長時要確認同組線與線之間的間距要求，高速的DDR要求3W間距

繞線的方式

華為一般推薦這種（繞線的一端不對著自身信號）

以下幾種布線較差不推薦

在不滿足線寬線距的區域中繞線

BGA里面繞線

以上便是高速PCB設計中關于DDR布線的知識歸納

ID:155719 · 發表于 2018-11-22 21:20

大神請留步，嘿嘿

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