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關(guān)于Verilog 累加器的編寫

查看數(shù): 1777 | 評論數(shù): 2 | 收藏 0

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發(fā)布時間: 2023-11-8 23:21

正文摘要:

本次設(shè)計的是8位的累加器，使用8位寄存器和8位全加器進(jìn)行設(shè)計。（畢竟剛開始學(xué)，希望大家見諒）寄存器和全加器的模塊和累加器的模塊編寫已經(jīng)編寫完了。接下來是寫測試代碼，但是測試代碼卻直接卡住了（腦子失憶不知 ...

回復(fù)

ID:57657 發(fā)表于 2023-11-9 08:41

編譯后使用實物測試。

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