2.出來(lái)MSS配置控制器可以不用管它，如果需要配置也行，但是我們這里需要。我們將其關(guān)閉。

3. 打開(kāi)Project Flow里的HDL Editor，如圖一

 4. 選擇Verilog source，輸入模塊名稱。點(diǎn)擊“OK”

 5. 編輯你的Verilog模塊，完成后檢查語(yǔ)法錯(cuò)誤：右擊->check HDL file

有錯(cuò)誤修改，沒(méi)錯(cuò)誤保存。 

6. 保存之后再Libero IDE左邊的“Design Explorer”里會(huì)出現(xiàn)剛剛編寫(xiě)的Verilog模塊目錄。選中它，右擊出現(xiàn)快捷對(duì)話框，選中“Set As Root”，即將其作為頂層文件，你會(huì)發(fā)現(xiàn)這條目錄變成黑體。 

 7. 這時(shí)點(diǎn)擊“Project Flow”中的Synthesis，即綜合。等Synplify Pro 打開(kāi)之后啥都不用改，點(diǎn)擊Run。

 8. 綜合沒(méi)有錯(cuò)誤。這個(gè)時(shí)候我們就可以查看“RTL View”（下圖左邊按鈕）和“Technology View”（下圖右邊按鈕）。

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