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預(yù)覽 MIG IP核在Vivado中出現(xiàn)錯(cuò)誤：[Place 30-575] Sub-optimal placement for a clock-... attach_img New uid:313887 2025-7-20 21:26 085 2025-7-20 21:26
預(yù)覽 出租車(chē)計(jì)費(fèi)器verilog HDL源程序 attach_img uid:329016 2020-11-4 20:55 34974 2025-6-26 08:37
預(yù)覽 《數(shù)字邏輯基礎(chǔ)與Verilog設(shè)計(jì)》PDF文件 attachment uid:982068 2025-6-10 15:38 1439 2025-6-11 11:33
預(yù)覽 春節(jié)閑暇，學(xué)習(xí)下GAL16V8編程 attachment uid:137736 2025-2-1 14:10 41105 2025-6-9 16:21
預(yù)覽 一看就會(huì)用的可編程邏輯器件GAL16v8 新人帖 attachment heatlevel agree  ...2 uid:73422 2015-6-21 12:14 7121028 2025-6-9 16:20
預(yù)覽 FPGA信號(hào)發(fā)生器設(shè)計(jì) 含程序原理圖PCB 可產(chǎn)生正弦波 三角波 方波 幅度頻率控制 新人帖 attach_img digest heatlevel agree uid:201155 2017-5-15 22:45 813404 2025-5-17 09:28
預(yù)覽 一個(gè)I2C uvm agent attach_img uid:1149302 2025-4-29 17:23 01104 2025-4-29 17:23
預(yù)覽 RISC-V指令集詳解 RISCV-spec-v2.1中文版下載（共114頁(yè)pdf） attach_img heatlevel  ...2 uid:342727 2018-6-1 10:38 5745330 2025-4-23 08:51
預(yù)覽 基于MIG _IP核的DDR3讀寫(xiě)模型自行搭建仿真平臺(tái) attach_img uid:313887 2025-3-18 11:22 01173 2025-3-18 11:22
預(yù)覽 特權(quán)同學(xué)深入淺出玩轉(zhuǎn)FPGA源代碼 attachment uid:391144 2018-8-29 12:09 14860 2025-2-27 13:33
預(yù)覽 Quartus II官方教程 中文版使用說(shuō)明下載（共250頁(yè)pdf） attach_img heatlevel uid:474666 2019-2-2 12:05 910798 2025-1-4 01:39
預(yù)覽 GPAG 串口基礎(chǔ) uid:285416 2025-1-3 21:39 0547 2025-1-3 21:39
預(yù)覽 VERILONG串口單秒發(fā)數(shù)據(jù)簡(jiǎn)單實(shí)例 attach_img uid:285416 2024-12-24 10:37 2583 2024-12-26 18:32
預(yù)覽 Verilog 6位數(shù)字頻率計(jì)設(shè)計(jì) AX301 測(cè)量范圍1Hz~999999KHz attach_img agree uid:1140898 2024-12-23 12:17 0592 2024-12-23 12:17
預(yù)覽 fpga入門(mén)，接之前成功貼，調(diào)蓄USRT成功及經(jīng)驗(yàn) attach_img agree uid:285416 2024-11-23 15:30 0805 2024-11-23 15:30
預(yù)覽 FPGA學(xué)習(xí)及設(shè)計(jì)中的注意事項(xiàng) heatlevel - [回帖獎(jiǎng)勵(lì) 18 ] uid:69352 2014-12-20 14:35 258737 2024-11-19 20:44
預(yù)覽 新手入門(mén)成功慶賀帖 attach_img uid:285416 2024-11-10 23:18 1828 2024-11-11 08:43
預(yù)覽 modelsim與debussy聯(lián)調(diào)環(huán)境的搭建 attach_img uid:91350 2015-11-1 15:55 26601 2024-10-10 14:50
預(yù)覽 verilog硬件語(yǔ)言入門(mén)教程（共172頁(yè)pdf下載） attach_img heatlevel uid:373087 2018-7-17 10:26 2830284 2024-9-30 14:15
預(yù)覽 分享一個(gè)Verilog HDL硬件描述語(yǔ)言的PDF資料,學(xué)校老師推薦的，語(yǔ)言通俗易懂 attach_img agree uid:580071 2021-4-21 22:49 14787 2024-9-30 14:13
預(yù)覽 好書(shū)推薦:VHDL語(yǔ)言100例詳解（共498頁(yè)）挺好的 attach_img heatlevel agree uid:287854 2018-3-5 17:29 2619606 2024-8-21 17:54
預(yù)覽 基于狀態(tài)機(jī)和VerilogHDL的學(xué)號(hào)顯示控制電路設(shè)計(jì) attach_img uid:1126666 2024-6-24 01:19 01319 2024-6-24 01:19
預(yù)覽 FPGA系列學(xué)習(xí)教程資料 attachment uid:43336 2019-4-1 17:25 44949 2024-6-22 21:42
預(yù)覽 七段數(shù)碼管顯示電路 attach_img uid:112613 2016-11-25 22:43 211112 2024-6-9 21:10
預(yù)覽 VHDL語(yǔ)言的倒數(shù)計(jì)時(shí)器-具體思路 attach_img agree uid:1101144 2024-4-6 18:01 11723 2024-6-1 09:03
預(yù)覽 基于FPGA的交通燈設(shè)計(jì) 附分頻主控譯碼VHDL源程序 attachment agree uid:556863 2020-11-16 20:07 25801 2024-5-21 14:32
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預(yù)覽 基于quartus的直流電機(jī)控制實(shí)驗(yàn) 含源代碼、電路圖、仿真波形圖 attach_img agree uid:770361 2020-6-5 15:05 47127 2024-1-29 14:13
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預(yù)覽 基于fpga目標(biāo)識(shí)別與跟蹤 attach_img uid:826841 2020-10-8 12:43 44316 2024-1-26 21:36
預(yù)覽 基于FPGA的奇數(shù)分頻占空比50% veilog程序 attach_img agree uid:522457 2022-6-14 14:07 11463 2024-1-23 01:04
預(yù)覽 基于fpga的輸入信號(hào)邊沿濾波(上升沿/下降沿)微秒 veilog attach_img uid:467203 2024-1-23 00:56 01305 2024-1-23 00:56
預(yù)覽 基于一般模型的計(jì)數(shù)器的FPGA設(shè)計(jì)報(bào)告 attachment heatlevel uid:346604 2018-6-7 00:26 414085 2023-12-29 14:49
預(yù)覽 基于FPGA的直流電機(jī)數(shù)字PID閉環(huán)控制器設(shè)計(jì) attachment uid:570368 2019-6-23 23:52 25925 2023-12-24 19:33
預(yù)覽 Verilog HDL自動(dòng)售貨機(jī)系統(tǒng)設(shè)計(jì)與仿真實(shí)驗(yàn)報(bào)告 attachment heatlevel agree uid:242893 2017-11-10 11:16 1214995 2023-12-14 20:45
預(yù)覽 quartus13.1附帶完整的器件庫(kù) uid:800020 2020-7-8 21:42 08407 2023-12-8 13:42
預(yù)覽 FPGA VGA顯示源代碼 attach_img agree uid:497945 2019-3-25 15:20 24203 2023-10-24 18:47
預(yù)覽 FPGA模擬交通燈效果 Verilog源代碼 attach_img agree uid:995516 2021-12-22 10:05 13093 2023-10-9 20:45
預(yù)覽 FPGA三國(guó)志（大白話(huà)介紹FPGA發(fā)展歷程，通俗易懂） attachment agree uid:1093026 2023-9-20 10:36 02200 2023-9-20 10:36
預(yù)覽 大話(huà)FPGA書(shū)（非常通俗易懂的學(xué)習(xí)資料） attach_img heatlevel agree uid:270833 2018-8-16 14:53 710865 2023-9-15 20:32
預(yù)覽 開(kāi)源自己做的CPLD+SRAM液晶驅(qū)動(dòng)verilog代碼 attach_img heatlevel agree uid:558132 2019-6-9 15:59 187489 2023-9-14 20:13
預(yù)覽 這是我采用verilog編寫(xiě)的浮點(diǎn)轉(zhuǎn)定點(diǎn)模塊 attach_img agree uid:1092083 2023-8-28 10:29 11903 2023-9-3 09:17
預(yù)覽 FAGA+ADS1118+異步FIFO+串口源程序 attach_img uid:264904 2017-12-21 16:55 56768 2023-8-30 14:04
預(yù)覽 QUARTUS 編譯中 instantiates undefined entity 問(wèn)題 uid:51088 2014-8-20 02:52 235781 2023-7-12 20:31
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