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Verilog HDL實現數值比較器

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樓主
ID:338347 發表于 2018-5-25 20:41 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
兩位無符號二進制數比較器
module Verilog(Y,A,B);
input [1:0] A ;
wire [1:0] A ;
input [1:0] B ;
wire [1:0] B ;
output [2:0] Y ;
reg [2:0] Y ;
always @ (A or B)
    begin
     if(A>B)
          Y=3'b001;
     else if (A==B)
          Y=3'b010;
     else
          Y=3'b100;
    end
endmodule

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沙發
ID:423224 發表于 2019-12-12 08:33 | 只看該作者
這位兄弟牛逼

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