簡(jiǎn)單的FPGA計(jì)時(shí)器例程

[復(fù)制鏈接]

ID:412995 發(fā)表于 2018-10-21 10:51 | 顯示全部樓層 |閱讀模式

關(guān)鍵代碼
module Accumulator
(
      CLK,RSTn,Result

);

      input                               CLK;
      input                               RSTn;
      output reg[7:0]       Result;


      always@(posedge CLK or negedge RSTn)
            begin
                     if(!RSTn)
                              begin
//                                     Result[7:4]<=0;
//                                     Result[3:0]<=0;
                              end
                     else if(Result[3:0]==4'd9)
                              begin
                                    Result[3:0]<=0;
                                    Result[7:4]<=Result[7:4]+1'b1;
                              end
                     else
                              Result[3:0]<=Result[3:0]+1'b1;
            end


endmodule

全部代碼見附件

Counter.zip (7.49 MB, 下載次數(shù): 23)

回復(fù)

使用道具舉報(bào)

返回列表

小黑屋|51黑電子論壇 | 管理員QQ:125739409;技術(shù)交流QQ群281945664

Powered by 單片機(jī)教程網(wǎng)

快速回復(fù) 返回頂部 返回列表

帳號(hào)		自動(dòng)登錄	找回密碼
密碼			立即注冊(cè)

久久久久久久999_99精品久久精品一区二区爱城_成人欧美一区二区三区在线播放_国产精品日本一区二区不卡视频_国产午夜视频_欧美精品在线观看免费

簡(jiǎn)單的FPGA計(jì)時(shí)器例程