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精通VerilogHDL語言編程光盤資料
（1）源代碼：本書光盤提供了第15章到第23章的實例完整的Verilog HDL程序代碼。為了方便查閱，每章實例都歸檔在該章相應的文件夾下。所有的實例文件名為：“*.v”，可以用任何文本編輯器打開并進行編輯（例如：Xilinx的ISE集成環境、Altera的Quartus Ⅱ軟件，甚至可以用Windows記事本編輯）。
（2）圖集：隨書光盤中還有本書完整的圖片集，可以用很多圖片處理軟件打開瀏覽。例如：Windows圖片和傳真查看器、Windows畫圖工具等。
（3）原理圖：光盤中還附帶了一個Altera FPGA參考設計原理圖，用Protel 99SE打開。
文中實例都不依賴具體的器件，可以在任何廠家任何系列的FPGA/CPLD下綜合使用（如Xilinx、Altera等，只要資源充足），還可以利用Synoposy公司的工藝庫影射到ASIC，完全可以當作軟IPCore使用，所以不需要實際的硬件。
這里順便提供一個DVB-C信道編/解碼器的原理圖（如果用來做試驗板的話可能不太劃算），使用的是Altera公司的Cyclone系列的FPGA（EP1C6）。
第15章 常用加法器設計
第16章 常用乘法器設計
第17章 伽羅華域GF（q）乘法器設計
第18章 除法器設計
第19章 積分梳狀濾波器(CIC)設計
第20章 CORDIC數字計算機的設計
第21章 偽隨機序列應用設計
第22章 異步FIFO設計
第23章 RS(204,188)譯碼器的設計
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