賽靈思ZC706開發(fā)板學習筆記
一、前言
2022年1月，情況相對得到改善，出差泰州途中接了北京的一個項目，項目內(nèi)容為采用XILINX的開發(fā)板ZC706進行數(shù)據(jù)采集和傳輸，當時得到的信息是采用FPGA的進行底層編寫驅(qū)動PCIE，這是我比較擅長的。主觀認為只要按照PCIE的時序來做就可以。由于之前上學時有用VHDL語言對XILINX的3E開發(fā)板驅(qū)動了VGA顯示器、鍵盤、鼠標等經(jīng)驗。主觀認為PCIE再難也不過時許控制對了就行了吧，所以也沒做過多調(diào)研，直接簽了合同。拿到開發(fā)板的時候，才發(fā)現(xiàn)跟自己想象的不一樣。難度不是一個等級的存在。在學校的時候，賽靈思還沒有被AMD收購，現(xiàn)在工作了，賽靈思已經(jīng)換了主人，主推的開發(fā)環(huán)境也是由ISE變成VIVADO了。
二、搭建開發(fā)環(huán)境
1、下載vivado。
1) 官網(wǎng)下載（略）
2) https://pan.baidu.com/s/1xUeoSX9o1Ybrz4z7GJbRBw?pwd=1234
2、安裝
1) 打開
2) 雙擊
3) 一路NEXT點下來，直到這里如圖選擇。
4) 勾選SDK
5) 安裝目錄必須英文，電腦性能網(wǎng)速不同，時間30分鐘到1小時不等，耐心等待。
6) 軟件注冊：一般安裝完會自動彈出，如果沒有，在開始菜單中找到Manage Xilinx license。 選到你的license文件并確認
三、第一個ZC706的程序
1、打開vivado2021.2
2、創(chuàng)建工程，然后點NEXT
3、建立工程名稱，就先控制一個LED吧，點擊NEXT
4、選擇RTL project
5、選擇平臺，按照步驟1、2、3，點擊NEXT
6、點擊 finish，完成工程創(chuàng)建
7、創(chuàng)建vhdl源文件，在flow navigator下點擊add sources,然后選擇Add or creat design sources,點擊next
8、創(chuàng)建文件，1、create file--2、選擇VHDL（擅長）--3、文件名稱led1----4點擊OK---finish
9、點擊OK，點擊YES
10、點擊led1,出現(xiàn)程序編輯窗口，把下面的程序輸入進去
entity led1 is
Port (clk:in std_logic;
led:out std_logic );
end led1;
architecture Behavioral of led1 is
begin
process(clk)
begin
led<='1';--點亮一個燈
end process;
end Behavioral;
11、然后點擊 run implementation.經(jīng)過漫長的等待....
12、配置引腳，查看原理圖
這個引腳是Y21,所以使用Y21引腳。
點擊Implementation下的schematic,然后點擊2 i/o ports,然后配置引腳，clk先不用管，配置成按鍵就行。把LED配置為Y21
13、點擊保存，生產(chǎn)xdc文件，輸入FILE name,點擊OK
14、 右擊Generate Bitstream,然后按照1-5的步驟進行。
15、 點擊Generate Bitstream。等待.....
生成bit流成功，點擊OK,可以聯(lián)機調(diào)試了。
16、 連接開發(fā)板，連上usbjtag,sw4設置為01，SW11設置為00000.按照1、2的順序，然后連上之后出現(xiàn)3.之后點擊4就可以下載程序了。
四、看懂ZC706開發(fā)板原理圖
1、原理圖鏈接https://pan.baidu.com/s/1Sci1YA7cfTfoCaBf1FXFiQ?pwd=1234
2、原理圖的可利用IO數(shù)量
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