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基于MIG _IP核的DDR3讀寫模型自行搭建仿真平臺

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ID:313887 發表于 2025-3-18 11:22 | 只看該作者 |只看大圖回帖獎勵

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首先在ViVado中調用MIG_IP核可以參考：DDR3 控制器 MIG IP 詳解完整版（native&Vivado&Verilog）_mig ip核-CSDN博客
在調用完成后，需要點擊open IP example design...
在該文件夾下將ddr3_model.v和ddr3_model_parameter.vh,拷貝到DDR3的sim仿真文件夾下，并添加到ViVado中
編寫調試代碼，注意，由于本工程使用了位寬深度為32的DDR,而Xilinx官方自帶的模型只有16位，因此在仿真文件中需要例化2個DDR3_model ,仿真代碼可參考第三步驟下同文件夾內的sim_tb_top.v文件中 “// Memory Models instantiations”該區域之下的代碼。
DDR3的讀寫測試效果可參考：Xilinx MIG核讀寫DDR3內存，連續讀寫內存的正確方法（時序）及代碼_xilinx的mig核設置的串化比是4:1-CSDN博客

需要強調的是，在讀的過程中，需要首先在app_rdy為高的時候，就開始往DDR3的地址里寫數據，需要等很久，app_rd_data_valid才會拉高,該信號拉高才能出現數據

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生成Xilinx 官方歷程

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