Verilog中阻塞賦值和非阻塞賦值的正確使用

ID:72008 · 發表于 2015-1-12 02:10

Verilog中有兩種為變量賦值的方法。一種叫做連續賦值，另一種叫做過程賦值。
過程賦值又分為阻塞賦值和非阻塞賦值。
阻塞性賦值使用“=”為變量賦值，在賦值結束前不可以進行其他操作，在賦值結束之后繼續后面的操作。這個過程就好像阻斷了程序的運行。
非阻塞賦值使用“<=”為變量賦值，在執行賦值語句時，僅僅對“<=”右邊的值進行評估，但并不馬上執行賦值，然后繼續執行后面的操作。這個過程就好像沒有阻斷程序的運行。
多條阻塞賦值語句是順序執行的，而多條非阻塞賦值是并行進行的，這就是兩者的區別。
堅持做到以下列出的注意事項，就可以基本上避免使用阻塞賦值和非阻塞賦值不當引起的錯誤。
1.在使用always塊描述組合邏輯時，使用阻塞賦值；在使用always塊描述時序邏輯時，使用費阻塞賦值。
2.不要在同一個always塊內同時使用阻塞賦值和非阻塞賦值。
3.無論是使用阻塞賦值還是使用非阻塞賦值，不要再不同的always塊內為同一個變量賦值。
4.在程序中不要使用0延時。

ID:83553 · 發表于 2016-3-7 22:44

4.在程序中不要使用0延時。
--------不解其意，請教樓主。

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Verilog中阻塞賦值和非阻塞賦值的正確使用