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Altera的時序分析(setup/hold實圖版本)

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樓主
ID:104287 發表于 2016-1-31 03:50 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
前面的筆記中,我們貼出了時序計算的兩個公式,但這兩個公司看起來讓人頭大,這里就結合TimeQuest的時序分析報告來說明
先補上公式:
Data Arrival Time = Launch Edge + Source Clock Delay + μtCO + Register-to-Register Delay
Data Required Time = Latch Edge + Destination Clock Delay – μtSU

[size=15.714285850524902px]Source Clock Delay = Tc2t
[size=15.714285850524902px]μtCO = Tco
[size=15.714285850524902px]Register-to-Register Delay = Tc2r

[size=15.714285850524902px]Destination Clock Delay = Tc2r
[size=15.714285850524902px]μtSU = Tsu

下面,上圖



先Report出所有的時序報告

然后在上面的Report窗口,就會顯示:


選中Core Clock Setup: SYSCLK,右側的主窗口就會列舉出所有SYSCLK的路徑,


有很多,第一列Slack是余量,單位ns,只要是正數就沒問題
如果我們想看具體的參數自己計算,那么右擊你想查看的路徑,選擇Report Worst Case Path,就會列出出具體的參數了:
怎么樣,公式里面的參數是不是全部出來了
其實我們都不用套進去算了,第一列的數值就是幫我們計算好了的,這里點進去只是一個檢驗的過程
如果出現時間違例,就可以點進來查看一下是哪里有問題。

由此可見,時序約束,首先是要有良好的編碼習慣,其次就是寫SDC約束腳本,
不過SDC腳本能調整的范圍是有限的,所以良好的編碼習慣就尤為重要了
[size=15.714285850524902px]


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