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Verilog實現時鐘的奇數分頻

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ID:105323 發表于 2016-2-23 01:20 | 顯示全部樓層 |閱讀模式
偶數倍分頻通過計數器便可以實現,對于奇數倍分頻,實現方法為:
產生N計數(N為奇數),在任意計數(>1 & <N)時翻轉,實現占空比不為50%的N分頻時鐘。若是需要產生占空比為50%的N倍奇數分頻,首先進行上升沿觸發進行模N計數,計數到某一個值n時輸出時鐘進行翻轉,然后再計數(N-1/2次,再次進行翻轉得到一個占空比非50%奇數n分頻時鐘。同理,同時進行下降沿觸發的模N計數,等計數到n時,輸出時鐘進行翻轉,同樣再計數(N-1/2次,輸出時鐘再次翻轉生成占空比非50%的奇數n分頻時鐘。兩個占空比非50%n分頻時鐘進行相或運算,即得到占空比為50%的奇數N分頻時鐘。
示例:
module odd_division(clk,rst,clk_out);
input        clk,rst;
output       clk_out;
reg[3:0]     count1,count2;
reg          clkA,clkB;

parameter    N = 5;//the number you want to divid into

assign clk_out = clkA | clkB;

always @(posedge clk or negedge rst)
begin
if(! rst)
begin
count1 <= 1'b0;
clkA  <= 1'b0;         
end
else if(count1 < (N - 1))
    begin
count1 <= count1 + 1'b1;
if(count1 < (N - 1)/2)
clkA <= 0;
else if (count1>=(N-1)/2)
clkA<= 1 ;                 
end         
else
begin
clkA <= 0;
count1 <= 1'b0;
    end         
end

always @ (negedge clk or negedge rst)
begin
if(! rst)
    begin
        count2 <= 1'b0;
        clkB  <= 1'b0;
    end
else if(count2 < (N - 1))
begin
count2 <= count2 + 1'b1;
if (count1<(N-1)/2)           
clkB <= 0;
else  if(count2 >= (N - 1)/2)
clkB <= 1;           
end         
    else
begin
clkB <= 0;
count2 <= 1'b0;
end  
end        

endmodule

仿真結果:





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