reg型
寄存器是數據儲存單元的抽象。寄存器數據類型的關鍵字是reg.通過賦值語句可以改變寄存器儲存的值，其作用與改變觸發器儲存的值相當。VerilogHDL語言提供了功能強大的結構語句使設計者能有效地控制是否執行這些賦值語句。這些控制結構用來描述硬件觸發條件，例如時鐘的上升沿和多路器的選通信號。在行為模塊介紹這一節中我們還要詳細地介紹這些控制結構。reg類型數據的缺省初始值為不定值，x。
reg型數據常用來表示用于“always”模塊內的指定信號，常代表觸發器。通常，在設計中要由“always”塊通過使用行為描述語句來表達邏輯關系。在“always”塊內被賦值的每一個信號都必須定義成reg型。
reg型數據的格式如下：
reg [n-1:0] 數據名1,數據名2,… 數據名i;
或
reg [n:1] 數據名1,數據名2,… 數據名i;
reg是reg型數據的確認標識符，[n-1:0]和[n:1]代表該數據的位寬，即該數據有幾位（bit)。最后跟著的是數據的名字。如果一次定義多個數據，數據名之間用逗號隔開。聲明語句的最后要用分號表示語句結束�？聪旅娴膸讉�例子：
reg rega; //定義了一個一位的名為rega的reg型數據
reg [3:0] regb; //定義了一個四位的名為regb的reg型數據
reg [4:1] regc, regd;//定義了兩個四位的名為regc和regd的reg型數據
對于reg型數據，其賦值語句的作用就象改變一組觸發器的存儲單元的值。在Verilog中有許多構造(construct)用來控制何時或是否執行這些賦值語句。這些控制構造可用來描述硬件觸發器的各種具體情況，如觸發條件用時鐘的上升沿等，或用來描述具體判斷邏輯的細節，如各種多路選擇器。reg型數據的缺省初始值是不定值。reg型數據可以賦正值，也可以賦負值。但當一個reg型數據是一個表達式中的操作數時，它的值被當作是無符號值，即正值。例如：當一個四位的寄存器用作表達式中的操作數時，如果開始寄存器被賦以值-1,則在表達式中進行運算時，其值被認為是+15。
注意：
reg型只表示被定義的信號將用在“always”塊內，理解這一點很重要。并不是說reg型信號一定是寄存器或觸發器的輸出。雖然reg型信號常常是寄存器或觸發器的輸出，但并不一定總是這樣。在本書中我們還會對這一點作更詳細的解釋。
memory型VerilogHDL通過對reg型變量建立數組來對存儲器建模，可以描述RAM型存儲器，ROM存儲器和reg文件。數組中的每一個單元通過一個數組索引進行尋址。在Verilog語言中沒有多維數組存在。memory型數據是通過擴展reg型數據的地址范圍來生成的。其格式如下：
reg [n-1:0] 存儲器名[m-1:0]；
或 reg [n-1:0] 存儲器名[m:1]；
在這里，reg[n-1:0]定義了存儲器中每一個存儲單元的大小，即該存儲單元是一個n位的寄存器。存儲器名后的[m-1:0]或[m:1]則定義了該存儲器中有多少個這樣的寄存器。最后用分號結束定義語句。
下面舉例說明：
reg [7:0] mema[255：0];
這個例子定義了一個名為mema的存儲器，該存儲器有256個8位的存儲器。該存儲器的地址范圍是0到255。注意：對存儲器進行地址索引的表達式必須是常數表達式。
另外，在同一個數據類型聲明語句里，可以同時定義存儲器型數據和reg型數據。見下例：
parameter wordsize=16, //定義二個參數。
memsize=256;
reg [wordsize-1:0] mem[memsize-1:0],writereg,readreg;
盡管memory型數據和reg型數據的定義格式很相似，但要注意其不同之處。如一個由n個1位寄存器構成的存儲器組是不同于一個n位的寄存器的。見下例：
reg [n-1:0] rega; //一個n位的寄存器
reg mema [n-1:0]; //一個由n個1位寄存器構成的存儲器組
一個n位的寄存器可以在一條賦值語句里進行賦值，而一個完整的存儲器則不行。見下例：
rega =0; //合法賦值語句
mema =0; //非法賦值語句
如果想對memory中的存儲單元進行讀寫操作，必須指定該單元在存儲器中的地址。下面的寫法是正確的。
mema[3]=0; //給memory中的第3個存儲單元賦值為0。
進行尋址的地址索引可以是表達式，這樣就可以對存儲器中的不同單元進行操作。表達式的值可以取決于電路中其它的寄存器的值。例如可以用一個加法計數器來做RAM的地址索引。
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