高性能FPGA綜合工具Synplify Pro

ID:109770 · 發表于 2016-3-22 22:59

a)  Synplify Pro 解決方案
隨著FPGA的容量已經超過了數百門的范圍，并且速度也超過了200MHz，對工具的要求也隨之增長。Synplify Pro定位于復雜可編程邏輯設計，可以使你輕松的提高復雜FPGA設計的性能，節約開發時間。這個工具還具有一些功能能夠幫助開發組管理復雜的開發項目，以達到最佳的結果。
b)  BEST算法的特點
Synopsys的FPGA產品都是基于BEST（Behavior Extracting Synthesis Technology）算法。BEST算法使Synplify Pro把高密度的FPGA設計的性能達到極限，同時芯片邏輯資源的效率也會達到最優。這些都會在很短的編譯時間內完成，比傳統的工具快很多。

c)  約束的控制
Synopsys的FPGA圖形化的約束編輯器SCOPE（Synthesis Constraints Optimization Environment），提供了一個友好的約束編輯環境，允許對特定的設計做多套的約束。可以用多套約束來控制clock、register、I/O、multicycle path、false path等設置來控制綜合及布局/布線。
d)  HDL Analyst環境
Synplify Pro的HDL Analyst可以提供很強大的RTL圖形分析和調試環境。
e)  有限狀態機的實現
Synplify Pro可以自動的找到您設計中的有限狀態機。它可以根據您的約束對有限狀態機的不同編碼方式做評估并找出最佳的編碼。FSM Compiler可以產生有限狀態機的示意圖，使查看結果更方便，并且可以交叉標識回源代碼。
f) RTL源代碼，RTL視圖以及Technology視圖之間的交互

g)  自動Retiming
Synplify Pro集成了一個優秀的功能，它可以自動地通過移動組合邏輯之間的寄存器來平衡延時，使用retiming技術最多可以提高電路性能高達25%。

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