本帖最后由 WeTiGY 于 2016-11-25 23:13 編輯
實驗五 74LS160計數(shù)器功能模塊一、實驗?zāi)康?/font> 1、學(xué)會用HDL語言設(shè)計時序電路； 2、用HDL語言設(shè)計74LS160計數(shù)器功能模塊。 二、硬件需求 EDA/SOPC實驗箱一臺。 三、實驗原理 計數(shù)器是最常用的寄存器邏輯電路，從微處理器的地址發(fā)生器到頻率計都需要用到計數(shù)器。一般計數(shù)器可以分為兩類：加法計數(shù)器和減法計數(shù)器。加法計數(shù)器每來一個脈沖計數(shù)值加1；減法計數(shù)器每來一個脈沖計數(shù)值減1。 下面將通過模仿中規(guī)模集成電路74LS160的功能，用HDL語言設(shè)計一個十進制可預(yù)置計數(shù)器。74LS160共有一個時鐘輸入端CLK，一個清除輸入端CLR，兩個計數(shù)允許信號P和T，4個可預(yù)置數(shù)據(jù)輸入端D、C、B、A，一個置位允許端LOAD，4個計數(shù)輸出端QD、QC、QB、QA，一個進位輸出端RC，其工作模式及時序圖如下表和圖2-14所示。 注：進位輸出端RC=Q3&!Q2&!Q1&Q0&T 四、實驗內(nèi)容 本實驗要完成的任務(wù)就是實現(xiàn)中規(guī)模集成電路74LS160的功能，觀察其工作時序，并下載到芯片中觀察其實際工作過程。實驗時為了便于觀察，需經(jīng)分頻得到1Hz時鐘，用撥擋開關(guān)的SW1A～SW4A作為計數(shù)器的輸入D，按鍵F3和F4作為計數(shù)器的控制允許P和T信號，F(xiàn)2作為清除輸入CLR，用按鍵開關(guān)模塊的F1作為LOAD信號（注意：由于計數(shù)器采用的是1Hz時鐘，而裝載數(shù)據(jù)是在時鐘信號的上升沿作用下進行，所以要想正確的加載預(yù)制數(shù)據(jù)，F1按鍵必須按住至少1s以上才可以），用七段數(shù)碼管模塊中的某一位作為計數(shù)器的輸出Q指示，用led8作為計數(shù)器的輸出翻轉(zhuǎn)信號RC指示。 第一個是分頻模塊： - module divider_module
- (
- CLK,f_Out
- );
- input CLK;
- output f_Out;
-
- parameter T1s=26'd50_000_000;
- reg [25:0]Count1;
-
- always @ ( posedge CLK )
- if( Count1 == T1s)
- Count1 <= 26'd0;
- else
- Count1 <= Count1 + 1'b1;
-
- reg rf_Out;
- always @ ( posedge CLK )
- if( Count1 >= 26'd0 && Count1 <= 26'd25_000_000)
- rf_Out <= 1'b0;
- else
- rf_Out <= 1'b1;
- assign f_Out = rf_Out;
- endmodule
第二個是數(shù)碼管模塊： - module hex_module
- (
- f_Out,hex,Q
- );
- input f_Out;
- input [3:0] Q;
- output [6:0] hex;
-
- reg [6:0] rhex;
- always@(posedge f_Out)
- begin
- case(Q)
- 4'd0 : rhex<=7'b0000001; //0
- 4'd1 : rhex<=7'b1111001; //1
- 4'd2 : rhex<=7'b0010010; //2
- 4'd3 : rhex<=7'b0000011; //3
- 4'd4 : rhex<=7'b1001100; //4
- 4'd5 : rhex<=7'b0100100; //5
- 4'd6 : rhex<=7'b0100000; //6
- 4'd7 : rhex<=7'b0001111; //7
- 4'd8 : rhex<=7'b0000000; //8
- 4'd9 : rhex<=7'b0000100; //9
-
- default: rhex<=7'b0110110; //F
- endcase
- end
- assign hex=rhex;
- endmodule
第三個是計數(shù)模塊： - module count_module
- (
- f_Out,RSTn,P,T,LOAD,D,Q,RC
- );
- input f_Out,RSTn,P,T,LOAD;
- input [3:0] D;
- output [3:0] Q;
- output RC;
-
- reg [3:0] Q;
- reg RC;
- always@(posedge f_Out or negedge RSTn)
- if(!RSTn)
- Q<=4'd0;
- else if(!LOAD)
- Q<=D;
- else if(P&T)
- begin
- if(Q<4'd9)
- begin
- Q<=Q+1'b1;
- RC<=1'b0;
- end
- else
- begin
- Q<=4'd0;
- RC<=1'b1;
- end
- end
- else
- Q<=4'd0;
-
- endmodule
第四個是頂層模塊：- module top_module
- (
- CLK,RSTn,P,T,LOAD,D,RC,hex
- );
- input CLK,RSTn,P,T,LOAD;
- input [3:0] D;
- output [6:0] hex;
- output RC;
-
- wire f_out;
- divider_module u1
- (
- .CLK(CLK),
- .f_Out(f_Out)
- );
- wire [3:0] Q;
- count_module u2
- (
- .f_Out(f_Out),
- .RSTn(RSTn),
- .P(P),
- .T(T),
- .LOAD(LOAD),
- .D(D),
- .RC(RC),
- .Q(Q)
- );
-
- hex_module u3
- (
- .f_Out(f_Out),
- .Q(Q),
- .hex(hex)
- );
-
-
- endmodule
注：使用20分頻仿真
仿真圖：
afa.jpg (51.89 KB, 下載次數(shù): 101)
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2016-11-25 23:00 上傳
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