|
|
隨著目前數字技術的發展，多通道數據的高速采集處理獲得了廣泛的應用，面對大的數據吞吐量，往往需要共享一塊大的緩存空間(外掛的大容量存儲SDRAM或是DDR)。而大多時候多通道之間的實時數據流量并不一定平衡。這樣必須有一套合理多通道復用仲裁方法，達到整個數據存儲效率最大化，用最小的存儲空間達成最大的平均吞吐。
外部高速緩存的基本讀寫流程描述
外部緩存SDRAM (DDR)由于讀寫共用一個物理接口，所以讀寫需要分時產生，讀時不能寫，寫時不能讀。而且對于易失性存儲設備(掉電數據丟失)，必須對內部數據定時刷新操作，同時在讀寫開始和完成時進行打開和關閉行操作，這樣就使每一次的讀寫占用很多控制開銷，使得底層操作效率不高，但這是易失性存儲的特點，也就是剛性開銷，所以對于整個系統的存儲效率提升，外部數據流控和仲裁策略的設計就尤為關鍵。
基于FPGA的多通道仲裁設計總體結構
基于FPGA的多通道仲裁設計總體結構如圖1所示。
圖1邏輯處理多通道數據流程結構
使用場景描述
典型應用場景，主機通過軟件和邏輯處理部分進行數據交互，交互包括發送數據處理和接收數據處理兩部分(發送和接收都是想對于HOST主機來講的)。
(1)發送處理部分:邏輯接收HOST主機的數據，然后根據仲裁邏輯的優先級策略分通道寫入SDRAM (DDR)中進行緩存(寫操作)，在發送的下游數據接口，仲裁邏輯再從SDRMA(DDR)中讀取數據發送到相應的通道出口中去
(2）接收處理部分︰邏輯從外部接口收到多通道數據,然后根據仲裁模塊發出的仲裁優先級順序將數據分通道寫入SDRAM (DDR)中存儲，在邏輯和主機HOST接口端，仲裁模塊從SDRAM (DDR)中讀出各通道數據送給HOST主機處理。
|
|
