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預(yù)覽 時(shí)序分析—多周期路徑(Multicycle Paths)檢查 網(wǎng)表文件 Altera器件時(shí)序模型 uid:105323 2016-2-23 01:21 17260 2016-2-23 01:23
預(yù)覽 Verilog實(shí)現(xiàn)時(shí)鐘的奇數(shù)分頻 uid:105323 2016-2-23 01:20 04375 2016-2-23 01:20
預(yù)覽 同步FIFO和異步FIFO的Verilog實(shí)現(xiàn) uid:105323 2016-2-23 01:19 08897 2016-2-23 01:19
預(yù)覽 同步FIFO的Verilog實(shí)現(xiàn) uid:105323 2016-2-23 01:19 03748 2016-2-23 01:19
預(yù)覽 單精度二進(jìn)制數(shù)表示 uid:105323 2016-2-23 01:16 02918 2016-2-23 01:16
預(yù)覽 FPGA基本結(jié)構(gòu) uid:105323 2016-2-23 01:16 02510 2016-2-23 01:16
預(yù)覽 HDL 4.5倍分頻 uid:105323 2016-2-23 01:15 02580 2016-2-23 01:15
預(yù)覽 FPGA時(shí)序時(shí)序分析中的基本概念 uid:105323 2016-2-23 01:13 05080 2016-2-23 01:13
預(yù)覽 基于FPGA的嵌入式系統(tǒng)設(shè)計(jì)思考之一二 agree uid:103513 2016-1-17 03:46 02739 2016-2-8 14:43
預(yù)覽 FPGA工程師面試試題100 uid:104835 2016-2-1 00:30 04296 2016-2-1 00:30
預(yù)覽 FPGA中的亞穩(wěn)態(tài)和異步FIFO的作用 uid:104835 2016-2-1 00:22 02970 2016-2-1 00:22
預(yù)覽 modelsim很好用!!做RTL級(jí)仿真比Quartus好用多了!!推薦!! uid:104287 2016-1-31 23:51 010269 2016-1-31 23:51
預(yù)覽 Libero License 申請(qǐng) uid:104287 2016-1-31 23:49 03955 2016-1-31 23:49
預(yù)覽 FPGA邏輯綜合 uid:104287 2016-1-31 23:48 03116 2016-1-31 23:48
預(yù)覽 FPGA—LUT 結(jié)構(gòu)介紹 uid:104287 2016-1-31 23:44 05230 2016-1-31 23:44
預(yù)覽 FPGA幾種特殊分頻方式 uid:104287 2016-1-31 23:42 03845 2016-1-31 23:42
預(yù)覽 SCFIFO與DCFIFO功能塊的原理與使用方法 uid:104287 2016-1-31 04:36 06922 2016-1-31 04:36
預(yù)覽 影響FPGA設(shè)計(jì)中時(shí)鐘因素的探討 uid:104287 2016-1-31 04:30 02733 2016-1-31 04:30
預(yù)覽 HDMI EDID擴(kuò)展字節(jié)(0x80 ~ 0xFF) uid:104287 2016-1-31 04:29 05105 2016-1-31 04:29
預(yù)覽 門(mén)控時(shí)鐘和時(shí)鐘使能的理解 uid:104287 2016-1-31 04:28 011414 2016-1-31 04:28
預(yù)覽 NIOS II 軟核性能標(biāo)準(zhǔn) uid:104287 2016-1-31 04:23 03216 2016-1-31 04:23
預(yù)覽 全局時(shí)鐘--復(fù)位設(shè)計(jì) uid:104287 2016-1-31 04:22 03302 2016-1-31 04:22
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預(yù)覽 嵌入式邏輯分析儀SignalTap II 設(shè)計(jì)范例 uid:104287 2016-1-31 04:18 03059 2016-1-31 04:18
預(yù)覽 NIOS II 9.1 SP1中斷問(wèn)題 uid:104287 2016-1-31 04:17 04577 2016-1-31 04:17
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預(yù)覽 Altera的時(shí)序分析(setup/hold實(shí)圖版本) uid:104287 2016-1-31 03:50 03491 2016-1-31 03:50
預(yù)覽 時(shí)序約束中 跨時(shí)鐘域的時(shí)鐘約束 uid:104287 2016-1-31 03:49 03151 2016-1-31 03:49
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預(yù)覽 求大神幫忙VHDL的算術(shù)計(jì)算器電路設(shè)計(jì) 謝謝 新人帖 uid:97511 2015-11-28 22:17 13037 2015-11-29 18:16
預(yù)覽 哪些FPGA的管腳比較少? uid:81283 2015-11-2 13:07 14126 2015-11-3 22:16
預(yù)覽 搞定HDLCompiler:499 line:Illegal operation with real number attach_img uid:91350 2015-11-1 18:03 05331 2015-11-1 18:03
預(yù)覽 FPGA應(yīng)用—按鍵控制led 原理圖+程序+制作詳解 attach_img uid:91350 2015-11-1 17:11 010072 2015-11-1 17:11
預(yù)覽 FPGA應(yīng)用—電子鐘程序+原理圖+制作詳解 attach_img uid:91350 2015-11-1 17:00 06901 2015-11-1 17:00
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預(yù)覽 搞定can,t place multiple pins assigned to pin location pin_101 attach_img uid:91350 2015-11-1 16:03 015742 2015-11-1 16:03
預(yù)覽 在verilog中調(diào)用VHDL模塊 uid:91350 2015-11-1 15:59 07597 2015-11-1 15:59
預(yù)覽 FPGA降低設(shè)計(jì)資源的技巧 attach_img uid:91350 2015-11-1 15:32 04371 2015-11-1 15:32
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